Aula 5 - Códigos em Verilog HDL
Abaixo você terá acesso a toda a base para compreender códigos em Verilog HDL e rodar os códigos. Clicando em um dos tópicos abaixo você vai direto para o tópico desejado nesta página caso já tenha lido a introdução abaixo.
Em 1985 – tornou-se propriedade da Gateway Design System Corporation. Posteriormente foi adquirida pela Cadence Design Systems Inc. .
Em 1990, a linguagem foi aberta para domínio público com a expectativa que com isso aumentasse rapidamente. O padrão atual da linguagem Verilog é o IEEE1364 de dezembro de 1995.
Mas o que é HDL? HDL é a sigla em inglês para Linguagem de Descrição de Hardware. São linguagens rigidamente definidas que representem circuitos lógicos.
Para poder visualizar o código funcionando na prática é necessário possuir uma FPGA (field programmable gate array - ou matriz de portas programáveis). Os CI's (Circuitos Integrados) programáveis dessa placa são constituídos por milhares de blocos lógicos e fazem basicamente o mesmo que vários circuitos integrados, com a diferença de que a matriz é reprogramável. Basicamente, o compilador interpreta o código, e a ferramenta de programação realiza a gravação da lógica que define as interconexões desses blocos de modo a atender à descrição textual modelada na linguagem.
Caso não tenha uma FPGA, ainda é possível simular o código utilizando um software como o Quartus II da Altera que possui o programa de simulação MODELsim.
Como a Intel adquiriu as propriedades da Altera, você encontra o software que vamos utilizar em nossas aulas para download clicando aqui - versão recomendada: Quartus II Web Edition, não esqueça de fazer download do MODELsim no mesmo site.
Com as ferramentas instaladas, vamos a uma breve introdução de verilog:
Um projeto é formado a partir da construção de blocos, e em Verilog cada bloco é chamado de módulo (module). Note o que devemos nos atentar:
- Como inciar projeto no Quartus
- Como compilar o projeto
- Como realizar a pinagem
- Como embarcar o projeto
- Como visualizar o circuito descrito
- Como realizar simulação com Modelsim
- Tabela verdade operadores lógicos
- Operadores em Verilog
Em 1985 – tornou-se propriedade da Gateway Design System Corporation. Posteriormente foi adquirida pela Cadence Design Systems Inc. .
Em 1990, a linguagem foi aberta para domínio público com a expectativa que com isso aumentasse rapidamente. O padrão atual da linguagem Verilog é o IEEE1364 de dezembro de 1995.
Mas o que é HDL? HDL é a sigla em inglês para Linguagem de Descrição de Hardware. São linguagens rigidamente definidas que representem circuitos lógicos.
Para poder visualizar o código funcionando na prática é necessário possuir uma FPGA (field programmable gate array - ou matriz de portas programáveis). Os CI's (Circuitos Integrados) programáveis dessa placa são constituídos por milhares de blocos lógicos e fazem basicamente o mesmo que vários circuitos integrados, com a diferença de que a matriz é reprogramável. Basicamente, o compilador interpreta o código, e a ferramenta de programação realiza a gravação da lógica que define as interconexões desses blocos de modo a atender à descrição textual modelada na linguagem.
Caso não tenha uma FPGA, ainda é possível simular o código utilizando um software como o Quartus II da Altera que possui o programa de simulação MODELsim.
Como a Intel adquiriu as propriedades da Altera, você encontra o software que vamos utilizar em nossas aulas para download clicando aqui - versão recomendada: Quartus II Web Edition, não esqueça de fazer download do MODELsim no mesmo site.
Com as ferramentas instaladas, vamos a uma breve introdução de verilog:
Um projeto é formado a partir da construção de blocos, e em Verilog cada bloco é chamado de módulo (module). Note o que devemos nos atentar:
- Deve-se dar um nome ao PROJETO do circuito descrito.
- Criar o código do module main (principal) que descreve o circuito – DEVENDO este ter o mesmo nome do PROJETO principal.
- Definir as entradas e saídas - ports (interfaces externas)
- Definir sinais internos
- Definir o corpo do circuito (funcionamento)
O Verilog é uma linguagem CASE SENSITIVE, isto é, ela diferencia as letras maiúsculas das minúsculas. E, todas as palavras-chaves devem ser escritas em minúsculas.
Dados externos - declarados nos ports:
Ports são os dados de entrada e saída que o usuário terá contato por exemplo: teclado e mouse como entrada, vídeo como saída.
O kit FPGA da imagem abaixo, possui como entrada chaves e botões (push bottons), já as saídas temos leds, displays de 7-segmentos, LCD.
A imagem acima representa uma FPGA - Cyclone II da Altera.
Ao abrir o Quartus deve-se criar o projeto e os arquivos em Verilog HDL. Pra isso, clique em "FILE" e em seguida em "New Wizard Project".
Uma janela abrirá, nela defina uma pasta para os arquivos do projeto e nome do projeto, como ilustra a imagem abaixo.
Após apertar "Next > " aperte "Next >" novamente para cair na janela da imagem abaixo. Para nossos códigos em Verilog estaremos usando a FPGA Cyclone II EP2C 35 F 672 C6, portanto faça a seleção como ilustra a imagem abaixo e aperte "Next >".
Na tela seguinte faça seleção do modo de simulação:
Depois de apertar "Next >" aparecerá uma janela com as informações sobre o projeto e então clique em "Finish". Em seguida no Quartus, aperte "File" e em seguida clique em "New", uma janela abrirá, escolha a opção "Verilog HDL File".
Um espaço para você escrever seu código em Verilog aparecerá:
Aperte ctrl + s (no caso do Windows) para salvar o arquivo "Verilog1.v", note que ele deverá ter o mesmo nome do projeto, ou seja, renomeie se necessário e salve na pasta do projeto.
Nas aulas você aprenderá a escrever os códigos em Verilog, então vamos supor que já tenha um código pronto, para compilar é simples, basta clicar no ícone de play como ilustra a imagem abaixo. Se tudo der certo vai aparecer "Full compilation was successful" e é normal aparecer este monte de warnings. Caso apareça "Full compilation was NOT successful" significa que você digitou algo errado no código ou esqueceu de algo.
Para visualizar seu código Verilog rodando na FPGA (caso possua uma) é necessário realizar a pinagem, a pinagem permite que por exemplo ao apertar um botão na FPGA algo aconteça, para isto é necessário o arquivo de pinagem que está disponível para download clicando aqui e coloque na mesma pasta do projeto. Depois basta acessar "Assignments" e clicar em "Import Assignments...", então importe o arquivo de pinagem.
A pinagem permite que você associe variáveis do seu código a entradas e saídas da FPGA. Depois de importado o arquivo, para realizar a pinagem basta em "Assignments" clicar em "Assignment Editor" e em seguida atribuir a variável a alguma porta de entrada (in) ou saída (out) da sua FPGA. Depois de realizar a pinagem, compile o código novamente.
Depois que o código estiver pronto, basta programar a FPGA para ver o projeto funcionando na prática. Para isso, clique em "Tools" e em seguida em "Programmer".
Uma nova janela abrirá, nela clique em "Add File", navegue pela pasta do seu projeto e acesse a pasta "output_files" e então selecione o arquivo que estiver o final ".sof" e clica em "Open". Em seguida clique em "Hardware Setup" e escolha seu FPGA conectada ao seu computador (não podemos demonstrar pois estamos sem FPGA no momento que escrevo) e em seguida quando sua FPGA for identificada basta apertar "Start" para que o projeto seja embarcado nela.
É muito simples, clique em "Tools" depois acesse "Netlist Viewers" e em seguida clica em "RTL Viewer", uma nova janela abrirá ilustrando o circuito.
Se você não tem uma FPGA não fique triste, é possível simular o projeto! Saiba abaixo como realizar a simulação no ModelSim-Altera.
Primeiro acesse "Tools", logo abaixo acesse "Run Simulation Tool" e em seguida clique em "RTL Simulation". Aguarde então o carregamento do ModelSim, ele costuma demorar abrir mesmo.
Caso o ModelSim não abra, verificar se o caminho (Path) do executável está correto. Para isto, acesse "Tools" e depois clique em "Options" uma nova janela abrirá, em "EDA Tool Options" confira se o caminho para o executável do ModelSim está correto.
Continuando...
Como exemplo de simulação do ModelSim vou utilizar um projeto de porta lógica "ou", que será explicado na próxima aula (5.1). Quando abrir o ModelSim, em "Library" clique em "work" para expandir e aparecer seu projeto, dê um duplo clique sobre seu projeto e em seguida em "Objects" vai aparecer as variáveis encontradas em seu projeto, clique com botão direito sobre alguma e selecione "Add to", depois "Wave" e por fim clique em "Selected Signals", faça isso com todas variáveis desejadas.
Na janela "Wave" vai listar as variáveis selecionadas, clique com botão direito sobre a variável desejada em clique em "clock", então defina um período (period) para a variável. Para nosso exemplo de porta lógica "ou" vamos configurar:
- Variável "a": period 100
- Variável "b": period 200
A variável "out" é nossa variável de saída, logo não faça o procedimento com ela. Altere o valor do tempo de simulação na barra de execução para 1500 ps e do lado execute a simulação.
Como pode notar na imagem acima, quando a variável "a" ou "b" assume valor de "1" a saída "out" é sempre "1". Abaixo você confere a tabela verdade das principais portas lógicas que usaremos em nossas aulas:
Resumindo:
- Qualquer coisa AND 0 é 0.
- Qualquer coisa OR 1 é 1.
- XOR qualquer coisa igual é 0.
- XOR qualquer coisa diferente é 1.
Operadores aritméticos:
- - subtração
- * multiplicação
- / divisão
- % resto divisão ou modulo
- + adição
Operador unário:
- - na frente de uma variável muda seu sinal
Operadores relacionais:
- > maior
- >= maior ou igual
- < menor que
- <= menor ou igual
- == igual
- != diferente
Operadores lógicos:
- ! negação
- && conjunção
- || disjunção
- ? condiocional
Operadores entre bits e unários:
- ~ negação
- & conjunção ou and
- | or
- ^ xor
- ~& nand
- ~| nor
- ~^ xnor
Outros operadores:
- {a,b} concatenação
- << deslocar bits a esquerda
- >> deslocar bits a direita
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