Aula 5.11: Código em verilog latchD

Aula 5.11 - Código em verilog latchD

Este artigo faz parte do projeto #LTCode

Na primeira aula dessa série de aulas você aprendeu toda a base para compreender códigos em Verilog HDL e rodar os códigos, se ainda não leu clique aqui e confira.

Confira o código abaixo para um latch D:

module latchd(clock,d,q);

  input d, clock;

  output reg q;

  always@(clock or d)

  begin

    if(clock)

      q = d;

  end

endmodule

A imagem abaixo ilustra o resultado da simulação, clique sobre a imagem para ampliar:

Próxima aula, em breve.